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1.1 设计背景
集成电路设计#xff08;Integrated circuit design, IC design#xff09;#xff0c;亦可称之为超大规模集成电路设计#xff08;VLSI design#xff09;#xff0c;是指以集成电路、超大规模集成电路为目标的设计流程。集成电路设计涉及对电子器…1 绪论
1.1 设计背景
集成电路设计Integrated circuit design, IC design亦可称之为超大规模集成电路设计VLSI design是指以集成电路、超大规模集成电路为目标的设计流程。集成电路设计涉及对电子器件例如晶体管、电阻器、电容器等、器件间互连线模型的建立。所有的器件和互连线都需安置在一块半导体衬底材料之上这些组件通过半导体器件制造工艺例如光刻等安置在单一的硅衬底上从而形成电路。 近些年来集成电路技术发展迅猛促使半导体技术不断地发展半导体技术正在进入将整个系统整合在单一晶片上的时代。故对VLSI的版图设计的要求也越来越高。Tanner软件可提供完整的集成电路设计环境帮助初学者进入VLSI设计领域。本设计采用Tanner Tools Pro 工具对逻辑为YABC进行电路设计与仿真、版图设计与仿真在报告中给出电路图、版图与仿真结果。
1.2 设计目标
设计目标逻辑YABC 用CMOS工艺设计逻辑为YABC的电路和版图。因为CMOS是天然的反逻辑输出所以需要先设计出逻辑为/Y/ABC的电路再将输出接入一个CMOS反相器实现逻辑功能。 设计电路图Schematic时N网络A与B串联且与C并联P网络A与B并联且与C串联在N和P网络的交界节点接入反相器后引出输出Y。 设计版图Layout时在P型衬底P-Sub上进行制作所以N-MOS管可以直接掺杂制作而P-MOS管需要先制作一个N阱N-Well并在N阱里制作P-MOS管。整个设计比较简单仅仅使用单层金属布线Meteal。 导出电路和版图网表spice文件用Tspice软件进行仿真波形分析电路和版图是否设计正确性以及其性能如何。在LVS验证中匹配电路原理图和版图逻辑和尺寸匹配性完成整个设计过程。
2 YABC 的电路原理图设计与仿真
2.1 电路原理图设计
目标逻辑YABC,设计电路其功能为当C1时Y1当C0而B和C不同时为1时Y0当C0A和B都为1时Y1。 以上电路功能符合设计的目标逻辑YABC所以此电路图Schematic设计正确下面给出其真值表如下表所示 使用S-Edit软件进行电路图Schematic绘制在Schematic Model下绘制电路图Schematic首先从Symbol Browser中导出N-MOS管和P-MOS管然后绘制InputPort和OutPort最后通过Wire线进行连接如下图所示
2.2 电路仿真
通过以上电路原理图Schematic和符号图的绘制导出spice网表用Tspice软件进行仿真波形分析电路是否设计正确性以及其性能如何。 仿真需要在spice网表中添加额外的命令来完成仿真需要添加包含文件Include file、外加电压Constant Voltage source、外加脉冲激励Pulse Voltage source、波形追踪.tran和打印波形.print命令。以下给出这些命令,如下表所示 插入命令 含义 .include D:\Tanner\TSpice70\models\ml2_125.md 包含文件 vvdd Vdd Gnd 5 外加驱动 va A Gnd PULSE (0 5 5n 1n 1n 80n 160n) vb B Gnd PULSE (0 5 5n 1n 1n 40n 80n) vc C Gnd PULSE (0 5 5n 1n 1n 20n 40n) 脉冲激励 .tran/op 1n 400n methodbdf .print tran v(Y) v© v(B) v(A) 波形追踪 下面给出电路原理图的仿真波形结果图如下图所示 输入激励以C的周期为基础B翻一倍A翻两倍这样做可以将所有情况遍历出来进而可以和真值表进行对比验证其准确性。
3 YABC的版图设计与仿真
3.1 版图设计
首先需要先制作一个N阱N-Well并在N阱里制作P-MOS管由于在P型衬底P-Sub上进行制作所以N-MOS管可以直接掺杂制作。整个设计比较简单仅仅使用单层金属布线Meteal即可实现。 首先导入设计规则lights.ext文件绘制两个有源区为PN网络再绘制栅极横跨上下两个有源区然后依照电路原理图合理分配源漏区绘制有源区接触孔Active Contact并连线再绘制衬底区使用P-Select和N-Select、N-Well遮罩有源区最后绘制端口Port每一步进行DRC电气规则检查从而保证当前设计符合设计和生产规则。 下面给出版图设计如下图所示 其中M1-M8管的宽和长W和L如下表所示
3.2 DRC检查
DRC检查即设计规则检查是在进行版图设计中必要的一步通过带有可选参数的DRC检查可以保证设计尺寸和布局的准确性。 在进行DRC检查之前需要导入设计规则MOSIS/ORBIT 2.0U SCNA Design Rules在绘制过程中需要不断进行检查若有错误可以及时的修改更正。下面给出本设计的DRC检查结果如下图所示 经过检查本设计版图符合设计规则能够用于生产。图3.2图中的DRC Error Navigator窗口为DRC检查的内容每一项都需要符合设计规则。
3.3 版图仿真
在绘制完版图后可以导出spice网表用Tspice软件进行仿真波形来分析版图是否设计正确以及其性能如何。 导出spice网表需要在添加支持文件下进行Import Mask Data选项下导入lights.ext文件。 仿真需要在spice网表中添加额外的命令来完成仿真需要添加的命令如电路导出的spice网表一样包括包含文件Include file、外加电压Constant Voltage source、外加脉冲激励Pulse Voltage source、波形追踪.tran和打印波形.print命令。以下给出这些命令,如表所示 插入命令 含义 .include D:\Tanner\TSpice70\models\ml2_125.md 包含文件 vvdd Vcc Gnd 5 外加电压 va A Gnd PULSE (0 5 800n 1n 1n 800n 1600n) vb B Gnd PULSE (0 5 400n 1n 1n 400n 800n) vc C Gnd PULSE (0 5 200n 1n 1n 200n 400n) 脉冲激励 .tran/op 1n 5000n methodbdf .print tran v(A) v(B) v© v(y) 波形追踪 在Tspice软件中打开版图中导出的spc网表文件加入上述激励命令再进行波形的仿真如图所示 通过版图仿真出来的波形再结合之前生成的电路图仿真的波形以及电路原理图和真值表能够验证版图绘制过程中的正确性。因为输入信号只有三个所以可以将输入激励以C的周期为基础B增加一倍A增加两倍这样做的好处是能够将所有的输入情况进行遍历可以完整的检验设计逻辑的正确性。 由给出的激励如va A Gnd PULSE (0 5 800n 1n 1n 800n 1600n)可知A输入信号激励初始为0电平其峰值为5V初始电平延时时间为800ns电平上升和下降时间为1ns峰值保持时间为800ns周期为1600ns可知该输入信号频率较低从而保证输出的波形十分规整无明显的毛刺现象。
4 版图与电路图验证
将版图和电路图直接进行对比验证可以很直接的判断设计的统一性将原理设计和版图设计统一为一个整体同时也可以检查出单一设计中的一些问题比如MOS的宽长比例是否一致金属孔类型是否正确等。 启动LVS软件新建立一个项目LVS setup分别将版图的spc网表和电路图的sp网表文件导入进去添加包含的文件命令.include “D:\Tanner\TSpice70\models\ml2_125.md”。这里需要注意的是上述仿真添加的激励命令需要注释掉否则会产生一些不必要的警告如图所示
配置LVS对比的的设置在Output选项卡里勾选Output file和Node and element list并分别添加之前仿真产生的文件在Device Parameters里勾选R,C and L Elements中唯一的一项Resistance,capacitance and inductance value选项以上图4.1为LVS配置界面 下面给出LVS对比的结果如图所示 通过对比的结果可以看出电路图和版图的各种参数保持一致从而再次验证了本次设计的正确性。
5 总结
通过这段时间的课程设计的学习综合运用所学的知识完成了设计任务。使我更深的的了解版图工艺的艺术并深入掌握仿真方法和工具Tanner、同时为以后从事本专业工作打下坚实的基础。进一步熟悉设计中使用的主流工具版图设计属于集成电路的后端设计通过绘制电路版图发现了理论与现实有着很大的差别特别是绘制版图需要很大的耐心和毅力。由逻辑表达式到电路原理图绘制再到版图的绘制突破一个个问题然后是成功从设计到实现。 课程设计是一门很严谨的的课程给了我很多专业知识同时在一定程度上提高了我的专业技能还教给我许多的道理。通过课程设计我不仅学到了知识,而且从中领悟到了一些解决问题的方法为以后的学习打下了坚实的基础。
参考文献
[1] 姜岩峰编著.现代集成电路版图设计.北京:化学工业出版社,2010 [2] 尹飞飞编著.CMOS模拟集成电路版图设计与验证:基于Cadence Virtuoso与Mentor Calibre. 北京:电子工业出版社,2016 [3] 曾庆贵、姜玉稀编著.集成电路版图设计教程.上海:上海科学技术出版社,2012
附录一电路原理图网表
* SPICE netlist written by S-Edit Win32 7.03
* Written on Jun 17, 2019 at 20:44:53
* Waveform probing commands
.probe
.options probefilenameE:\tanner_pro\ABC13\dianlutu\Module2.datprobesdbfileE:\tanner_pro\ABC13\dianlutu\demo2.sdbprobetopmoduleModule0* Main circuit: Module0
M1 N1 B N4 Gnd NMOS L2u W22u AD66p PD24u AS66p PS24u
M2 N1 C Gnd Gnd NMOS L2u W22u AD66p PD24u AS66p PS24u
M3 N4 A Gnd Gnd NMOS L2u W22u AD66p PD24u AS66p PS24u
M4 Y N1 Gnd Gnd NMOS L2u W22u AD66p PD24u AS66p PS24u
M5 N1 A N8 Vdd PMOS L2u W22u AD66p PD24u AS66p PS24u
M6 N1 B N8 Vdd PMOS L2u W22u AD66p PD24u AS66p PS24u
M7 N8 C Vdd Vdd PMOS L2u W22u AD66p PD24u AS66p PS24u
M8 Y N1 Vdd Vdd PMOS L2u W22u AD66p PD24u AS66p PS24u
* End of main circuit: Module0
vvdd Vdd Gnd 5.tran/op 1n 400n methodbdf
.print tran v(A) v(B) v(C) v(Y)
.include D:\tanner\TSpice70\models\ml2_125.md
va A Gnd PULSE (0 5 5n 1n 1n 80n 160n)
vb B Gnd PULSE (0 5 5n 1n 1n 40n 80n)
vc C Gnd PULSE (0 5 5n 1n 1n 20n 40n)附录二版图网表
* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;
* TDB File: E:\tanner_pro\ABC13\bantu\layout2.tdb
* Cell: Cell0 Version 1.27
* Extract Definition File:D:\Tanner\LEdit90\Samples\SPR\example1\lights.ext
* Extract Date and Time: 06/18/2019 - 13:15
* NODE NAME ALIASES
* 1 Vcc (642,-1409)
* 3 Gnd (648.5,-1469.5)
* 5 y (682,-1441)
* 6 A (615,-1459.5)
* 7 C (640.5,-1460)
* 8 B (628.5,-1460)
M9 y 2 Gnd Gnd NMOS L2.5u W10.5u
M8 2 B 9 Gnd NMOS L2.5u W10.5u
M7 Gnd C 2 Gnd NMOS L2.5u W10.5u
M6 9 A Gnd Gnd NMOS L2.5u W10.5u
M4 y 2 Vcc Vcc PMOS L2.5u W10.5u
M3 4 B 2 Vcc PMOS L2.5u W10.5u
M2 Vcc C 4 Vcc PMOS L2.5u W10.5u
M1 2 A 4 Vcc PMOS L2.5u W10.5u * Total Nodes: 9
* Total Elements: 8
* Total Number of Shorted Elements not written to SPICE file: 1
* Extract Elapsed Time: 0 seconds
.END
vvdd Vcc Gnd 5
.tran/op 1n 5000n methodbdf
.print tran v(A) v(B) v(C) v(y)
.include D:\Tanner\TSpice70\models\ml2_125.md
va A Gnd PULSE (0 5 800n 1n 1n 800n 1600n)
vb B Gnd PULSE (0 5 400n 1n 1n 400n 800n)
vc C Gnd PULSE (0 5 200n 1n 1n 200n 400n)
