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);
//*************code***********//reg [4:0] lock ; always (posedge clk or negedge rst) beginif (~rst) lock d0 ; else if ({lock[3:0], data} 5b10111) lock d0 ; else lock {lock[3:0], data} ;endalways (posedge clk or negedge rst) beginif (~rst) flag d0 ; else if ({lock[3:0], data} 5b10111) flag 1d1 ; else flag d0 ;end//*************code***********//
endmodule
