宿迁网站建设排名,ps外包网站,本网站服务器在海外,东莞建设网站官网住房和城乡本原创文章由深圳市小眼睛科技有限公司创作#xff0c;版权归本公司所有#xff0c;如需转载#xff0c;需授权并注明出处 CLB是指可编程逻辑功能块#xff08;Configurable Logic Blocks#xff09;,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。C…本原创文章由深圳市小眼睛科技有限公司创作版权归本公司所有如需转载需授权并注明出处 CLB是指可编程逻辑功能块Configurable Logic Blocks,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同但是每个CLB都可配置在Xilinx公司的FPGA器件中CLB由2个相同的SliceL或则一个SliceL和一个SliceM构成。
每个Slice不仅可以用于实现组合逻辑、时序逻辑。其中SliceM还可以配置为分布式RAM和分布式ROM。 下面以Xilinx的ZYNQ的7000系列为例介绍其功能与结构。 ZYNQ7000系列采用了Xilinx全新的第四代ASMBL架构。
新的架构优化芯片布局消除了IO数量增长带来的芯片阵列的尺寸约束
新的架构能够满足在芯片的任何位置放置电源和地
增加了更多电源和地
允许多种完全不同功能的IP单元在芯片内独立排布
独特的SSI技术。 分布式RAM和移位寄存器只能在SliceM中。
1.SLICE:1Slice4LUT8FF
Slice是Xilinx公司定义的基本逻辑单位其内部结构如图1-4所示一个Slice由四个6输入的LUTS、进位逻辑、算术逻辑、存储逻辑和多路复选器组成。算术逻辑包括一个异或门XORG一个异或门可以使一个Slice实现 2bit全加操作专用与门用于提高乘法器的效率进位逻辑由专用进位信号和函数复用器MUXC组成用于实现快速的算术加减法操作4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器Virtex-5系列芯片的Slice中的两个输入函数为6输入可以实现6输入LUT或 64比特移位寄存器进位逻辑包括两条快速进位链用于提高CLB模块的处理速度
每个Slice包含
•四个6输入查找表LUT
•八个存储单元
•多路复选器
•进位逻辑
所有Slice均使用这些单元来提供逻辑算术和ROM功能。在此外某些slice还支持两个附加功能使用分布式存储数据RAM和32位寄存器的移位数据。支持这些附加功能的slice称为SLICEM其他的则称为SLICEL。
SLICEL如图2-4所示。
每个CLB可以包含两个SLICEL或一个SLICEL和一个SLICEM。 Slices分为SliceL和SliceM一般情况下SliceLSliceM数。 2.LUT查找表 1个Slice包含4个6输入的LUT两个LUT通过F7MUX进行级联可以形成一个7输入的LUT1个Slice可以形成2个7输入的LUT还可通过F8MUX进行级联形成一个8输入的LUT逻辑资源换算关系6输入查找表是4输入查找表的1.6倍查找表LUT本质是RAM相当于一个多路选择器LUT可参与进位逻辑进行算数运算单元进行异或运算等也可直接输出。 3.存储单元
每个Slice有8个存储单元4个可配置成DFF或者锁存器另外4个只能配置为DFF。 SliceL与SliceM最大的区别就是没有分布式RAM和移位寄存器。 4.分布式RAM仅限SliceM
SLICEM可以配置成分布式RAM多bit的情况需要增加相应倍数的LUT进行并联。 分布式RAM比块RAM有更好的灵活性但块RAM的资源比较宝贵分布式RAM适用小规模存储场景。 5.移位寄存器仅限SliceM
SLICEM在不使用触发器的情况下可以设置成32bit的移位寄存器4个LUT可级联成128bit的移位寄存器。SliceM之间级联还可形成更大的移位寄存器。 6.多路复选器MUX
1个LUT可配置成41MUX 2个LUT最多可配置成81MUX 4个LUT最多可配置成161MUX 可通过布线资源连接多个Slice形成更大规模的设计
但会占用布线资源产生较大延迟 有两条快速进位链它与本列的上下slice的进位链相连实现数据运算时的进位操作,每个slice有4bit 的进位链每bit都由一个进位MUX和一个异或门组成。
可实现加法/减法器时生成进位逻辑也可产生一般逻辑。
