网站左下角广告代码,wordpress 上传 阿里云,wordpress样式表,wordpress主题的作用硬件#xff1a;ZYNQ7100 软件#xff1a;Vivado 2017.4、Xilinx SDK 2017.4 ZYNQ PL 和 PS 的通信方式有 AXI GPIO、BRAM、DDR等。对于数据量较少、地址不连续、长度规则的情况#xff0c;BROM 比较适用。而对于传输速度要求高、数据量大、地址连续的情况#xff0c;比…硬件ZYNQ7100 软件Vivado 2017.4、Xilinx SDK 2017.4 ZYNQ PL 和 PS 的通信方式有 AXI GPIO、BRAM、DDR等。对于数据量较少、地址不连续、长度规则的情况BROM 比较适用。而对于传输速度要求高、数据量大、地址连续的情况比如 ADC可以通过 AXI DMA 来完成。
1、硬件设计
1.1 ZYNQ7 Processing System IP核 选中 M AXI GP0 和 S AXI HP0 选中 PL 到 PS 的中断端口 其他按开发板要求配置。
1.2 AXI Direct Memory Access IP核 AXI Direct Memory Access IP核配置如下图所示。由于只需要 PL 向 PS 的 DDR写数据所以只使能了写通道。
1.3 AXI4-Stream Data FIFO IP核 AXI4-Stream Data FIFO IP核用于缓存数据它的接口按照 AXI4-Stream 协议通信它的配置如下图所示。
1.4 连续数据生成模块 编写一个生成连续数据的模块它在接收到一个触发信号上升沿后按 AXI4-Stream 协议输出连续数据。
module dma_frame_gen #(parameter TRANS_NUM 32d1550336 //1514*1024)(input resetn,input clk,input trans_start,// axi-streamoutput [31:0] m_axis_tdata,output [3:0] m_axis_tkeep,output m_axis_tlast,output m_axis_tvalid,input m_axis_tready);assign m_axis_tkeep 4b1111;
reg trans_start_0, trans_start_1;
wire pos_trans_start;
assign pos_trans_start trans_start_0 (~trans_start_1);
always (posedge clk or negedge resetn) beginif(~resetn) begintrans_start_0 1d0;trans_start_1 1d0;endelse begintrans_start_0 trans_start;trans_start_1 trans_start_0;end
end
localparam IDLE 2b00;
localparam TRANS 2b01;
localparam DONE 2b10;
reg [1:0] state;
reg [31:0] trans_cnt;
reg [31:0] r_tdata;
reg r_tvalid, r_tlast;
always (posedge clk or negedge resetn) beginif(!resetn) beginstate IDLE;r_tdata 32d0;r_tvalid 1b0;endelse beginr_tdata 32d0;r_tvalid 1b0;case(state)IDLE: beginif(pos_trans_start m_axis_tready) beginstate TRANS;endelse beginstate IDLE;endendTRANS: beginif(trans_cnt TRANS_NUM) beginstate TRANS;r_tvalid 1b1;r_tdata trans_cnt;endelse beginstate DONE;endendDONE: beginstate IDLE;enddefault: beginstate IDLE;endendcaseend
end
always (posedge clk or negedge resetn) beginif(!resetn) beginr_tlast 1b0;endelse beginif(state TRANS trans_cnt TRANS_NUM-1) beginr_tlast 1b1;endelse beginr_tlast 1b0;endend
end
always (posedge clk or negedge resetn) beginif(!resetn) begintrans_cnt 0;endelse beginif(state TRANS) begintrans_cnt trans_cnt 1;endelse begintrans_cnt 32d0;endend
end
assign m_axis_tdata r_tdata;
assign m_axis_tlast r_tlast;
assign m_axis_tvalid r_tvalid;
endmodule把此模块添加到 block design 里软件能自动识别 AXI4-Stream 端口。
1.5 block design整体设计 block design整体设计如下图所示主要的数据通路用橙色线表示。dma_frame_gen 的 m_axis 端口连接 AXI4-Stream Data FIFO 的 S_AXIS 端口AXI4-Stream Data FIFO 的 M_AXIS 端口连接 AXI DMA Memory Access 的 S_AXIS_S2MM 端口AXI DMA Memory Access 的 M_AXI_S2MM 端口连接 AXI SmartConnect 的 S00_AXI 端口AXI SmartConnect 的 M00_AXI 端口连接 ZYNQ7 Processing System 的 S_AXI_HP0 端口。
2、软件设计
2.1 AXI DMA 初始化和 DMA 中断函数
void axi_dma_init()
{XAxiDma_Config *axi_dma_cfg_ptr;axi_dma_cfg_ptr XAxiDma_LookupConfig(XPAR_AXIDMA_0_DEVICE_ID);XAxiDma_CfgInitialize(axi_dma_0_inst, axi_dma_cfg_ptr);// interruptXScuGic_SetPriorityTriggerType(scugic_inst, XPAR_FABRIC_AXIDMA_0_VEC_ID, 0xA0, 0x3);XScuGic_Connect(scugic_inst, XPAR_FABRIC_AXIDMA_0_VEC_ID, (Xil_InterruptHandler) axi_dma_rx_intr_handler, axi_dma_0_inst);XScuGic_Enable(scugic_inst, XPAR_FABRIC_AXIDMA_0_VEC_ID);XAxiDma_IntrEnable(axi_dma_0_inst, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DEVICE_TO_DMA);
}void axi_dma_rx_intr_handler(void *CallBackRef)
{int timeout;u32 irq_status;XAxiDma *axidma_inst (XAxiDma *)CallBackRef;irq_status XAxiDma_IntrGetIrq(axidma_inst, XAXIDMA_DEVICE_TO_DMA);XAxiDma_IntrAckIrq(axidma_inst, irq_status, XAXIDMA_DEVICE_TO_DMA);if ((irq_status XAXIDMA_IRQ_ERROR_MASK)){
// error 1;XAxiDma_Reset(axidma_inst);timeout 10000;while(timeout){if (XAxiDma_ResetIsDone(axidma_inst)) break;timeout--;}return;}if ((irq_status XAXIDMA_IRQ_IOC_MASK)){dma_rx_done 1;}
}2.2 初始化中断
void interrupt_init()
{XScuGic_Config *intc_cfg_ptr;intc_cfg_ptr XScuGic_LookupConfig(XPAR_SCUGIC_SINGLE_DEVICE_ID);XScuGic_CfgInitialize(scugic_inst, intc_cfg_ptr, intc_cfg_ptr-CpuBaseAddress);Xil_ExceptionRegisterHandler(XIL_EXCEPTION_ID_INT, (Xil_ExceptionHandler)XScuGic_InterruptHandler, scugic_inst);Xil_ExceptionEnable();
}2.3 初始化 AXI GPIO
void axi_gpio_init()
{XGpio_Initialize(axi_gpio_0_inst, XPAR_GPIO_0_DEVICE_ID);XGpio_SetDataDirection(axi_gpio_0_inst, 1, 0x01);
}2.4 main 函数 在 main 函数中先执行中断、AXI GPIO 和 AXI DMA 的初始化函数然后 AXI GPIO 输出一个信号上升沿触发 dma_frame_gen 模块输出连续数据XAxiDma_SimpleTransfer 函数触发一次 DMA 传输Xil_DCacheFlushRange 函数刷新 Data Cache。DMA 传输完成后触发 DMA 中断如果 DMA 传输成功dma_rx_done 在 DMA 中断中置 1。
int main()
{int status;FIL fil;volatile int rec_data[BUF_SIZE] {0};interrupt_init();axi_gpio_init();axi_dma_init();XGpio_DiscreteWrite(axi_gpio_0_inst, 1, 0x01);XAxiDma_SimpleTransfer(axi_dma_0_inst, (UINTPTR) rec_data, BUF_SIZE*sizeof(int), XAXIDMA_DEVICE_TO_DMA);XGpio_DiscreteClear(axi_gpio_0_inst, 1, 0x01);Xil_DCacheFlushRange((UINTPTR) rec_data, BUF_SIZE*sizeof(int)); //刷新Data Cachewhile(!dma_rx_done);return 0;
}3、上板验证 用 Debug 模式运行程序在 main 函数的 return 0; 行放断点当程序运行到断点处时看 rec_data 中存的是从 0 到 BUF_SIZE-1 的连续数值实验成功。 dma_frame_gen 的 m_axis 端口输出波形如下图所示。 AXI4-Stream Data FIFO 的 M_AXIS 端口输出波形如下图所示。 AXI DMA Memory Access 的 M_AXI_S2MM 端口的写通道波形如下图所示。
