网站排名张家港,行业前10的网站建设公,公司网站建设 宁波,广州网站建设公司推荐乐云seoOCV#xff08;on-chip variation#xff09;是指在同一个芯片上, 由于制造工艺和环境等原因导致芯片上各部分特征不能完全一样#xff0c;从而造成偏差#xff0c;对时序分析造成影响。这些偏差对互联线和cell的延时都是有影响的。
由于OCV对延时有影响#xff0c;那么我…OCVon-chip variation是指在同一个芯片上, 由于制造工艺和环境等原因导致芯片上各部分特征不能完全一样从而造成偏差对时序分析造成影响。这些偏差对互联线和cell的延时都是有影响的。
由于OCV对延时有影响那么我们在进行时序分析时需要将这些OCV效应考虑进来。在STA中通过对不同的时序路径添加derate系数来完成对OCV的建模将OCV效应纳入分析。
我们以下图电路为例进行说明 进行setup check时最差的情况为launch clock path 和data path由于OCV的原因延迟增加到最大于此同时capture clock path 由于OCV的原因延迟减小到最小。此时对建立时间的检查最为严苛。
如过我们不考虑OCV的影响进行setup check则情况如下
arrival time 1.20.85.27.2ns
required time 1.20.86-0.35clock_period1.71clock_period
那么由于required time-arrival time0则clock_period5.49即最小时钟周期为5.49ns。
接下来我们将OCV纳入考虑为路径和cell设置不同的derate系数。 我们可以通过set_timing_derate来设置derate系数 set_timing_derate -early 0.9
set_timing_derate -late 0.9
set_timing_derate -cell_delay -late 0.9
set_timing_derate -net_delay -late 0.9 长路径延时如setup check 中的launch clock path和data pathhold check中的capture clock path可以使用-late选项来设置 短路径延时如setup check 中的capture clock pathhold check中的launch clock path和data path可以使用-early选项来设置 使用-net_delay和-cell_delay来设置线网和cell的延时 为launch clock path和max data path增加系数1.2为UFF1增加系数1.1为capture clock path 增加系数0.9这样我们再看看setup check
arrival time 1.20.85.2*1.28.64ns
required time 1.20.86*0.9-0.35*1.1clock_period1.469clock_period
那么由于required time-arrival time0则clock_period7.171即最小时钟周期为7.171ns。可以看到在加入最差情况的OCV后电路能运行的时钟频率明显下降了。 但是在上面的计算中我们还是可以发现一个问题即common clock path即属于launch clock path也属于capture clock path所以在计算中我们对其使用了不同的derate系数进行计算在计算arrival time中系数为1.2在计算required time中系数为0.9这样会让我们的分析更为悲观电路性能更差。而在真实的情况中common clock path的PVT只有一个不可能同时有两个derate系数所以我们会进行CPPR操作。
CPPRClock Path Pessimism Removal或者CRPR(Clock Reconvergence Pessimism Removal)中文名“共同路径悲观去除”。它的作用是去除clock path上的相同路径上的悲观计算量即我们上面提到的问题。我们将common point定义为时钟树上共同部分最后一个cell的output pin。则定义CPP因子为 CPPLatestArrivalTimeCommonPoint-EarliestArrivalTimeCommonPoint 我们进行CPPR后再来进行一次计算
LatestArrivalTimeCommonPoint1.2*1.21.44ns
EarliestArrivalTimeCommonPoint1.2*0.91.08ns
CPP1.44-1.080.36ns
则clock_period7.171-0.366.811ns
可以看到电路的运行时钟频率变好了一点但对于未考虑OCV来说整个运行时钟频率还是降低了。
我们可以来看看时序报告 说完setup check我们来看看OCV对hold check的影响。
进行hold check时最差的情况为launch clock path 和data path由于OCV的原因延迟减小到最小于此同时capture clock path 由于OCV的原因延迟增加到最大。此时对保持时间的检查最为严苛。我们进行同样的分析可以看到基本相同的结果。
其时序报告如下
